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用verilog实现的记时器程序,在Quartus II上编
用verilog实现的记时器程序,在Quartus II上编译通过并成功运行
VHDL/FPGA/Verilog
2170 K
23 次下载
2013-12-17
资源详细信息
文件格式
RAR
文件大小
2170 K
资源分类
VHDL/FPGA/Verilog
上传者
qingmei_changle
发布时间
2013-12-17 04:15
下载统计
23
次
所需积分
2 积分
用verilog实现的记时器程序,在Quartus II上编译通过并成功运行 - 资源详细说明
用verilog实现的记时器程序,在Quartus II上编译通过并成功运行
用verilog实现的记时器程序,在Quartus II上编译通过并成功运行 - 源码文件列表
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1
clk_1hz.map.rpt
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2
dec7s.done
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3
jsq24_v.map.summary
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4
clk_1hz.asm.rpt
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5
jsq24_b.fit.smsg
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6
dec7s.v
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7
jsq24_b.qpf
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8
clk_1hz.pin
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9
cnt60.tan.rpt
查看源码
10
cnt60.fit.smsg
查看源码
11
jsq24_v.qsf
查看源码
12
jsq24_v.fit.smsg
查看源码
13
jsq24_b.fit.rpt
查看源码
14
jsq24_v.tan.summary
查看源码
15
dec7s.map.rpt
查看源码
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