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VHDL源代码.设计一个模为4的计数器
VHDL源代码.设计一个模为4的计数器
VHDL/FPGA/Verilog
2 K
38 次下载
2013-12-25
资源详细信息
文件格式
RAR
文件大小
2 K
资源分类
VHDL/FPGA/Verilog
上传者
heyuyutu
发布时间
2013-12-25 19:11
下载统计
38
次
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2 积分
VHDL源代码.设计一个模为4的计数器 - 资源详细说明
VHDL源代码.设计一个模为4的计数器,并在实验箱上用七段数码管显示结果
VHDL源代码.设计一个模为4的计数器 - 源码文件列表
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