用vhdl语言设计CPU中的一部分：乘法器的设计

用vhdl语言设计CPU中的一部分：加法器的设计，包括多种加法器的设计方法！内容为英文

用VHDL语言设计简单的CPU，重点设计微操作代码，然后设计CPU各组成模块，最后根据设计的微操作设计微指令，验证设计的正确性。可基本实现加、减、乘、除、移位、循环等操作。

提供《用VHDL语言仿真乘法器设计。能够实现一般乘法运算。》完整VHDL/FPGA/Verilog工程技术资料下载（归档大小 84 K），包含相关硬件原理图参考、开发文档或源代码工程。

用vhdl硬件语言设计的16位cpu，上传的压缩包既包含源代码又包含详细的文档说明。

提供《cpu的vhdl设计实现加法减法乘法运算》完整VHDL/FPGA/Verilog工程技术资料下载（归档大小 1966 K），包含相关硬件原理图参考、开发文档或源代码工程。

Verilog hdl语言 常用乘法器设计，可使用modelsim进行仿真