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加法器(使用verilog编写的),虽然简单
加法器(使用verilog编写的),虽然简单
VHDL/FPGA/Verilog
132 K
50 次下载
2013-12-10
资源详细信息
文件格式
压缩包
文件大小
132 K
资源分类
VHDL/FPGA/Verilog
上传者
princessmeng
发布时间
2013-12-10 03:54
下载统计
50
次
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2 积分
加法器(使用verilog编写的),虽然简单 - 资源详细说明
加法器(使用verilog编写的),虽然简单,但是这也是学习verilog最基础的东西!希望大家一起学习!
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