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VHDL/FPGA/Verilog
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使用VHDL开发的简易数字时钟软件
使用VHDL开发的简易数字时钟软件
VHDL/FPGA/Verilog
1341 K
172 次下载
2017-02-14
资源详细信息
文件格式
压缩包
文件大小
1341 K
资源分类
VHDL/FPGA/Verilog
上传者
multicolor
发布时间
2017-02-14 00:43
下载统计
172
次
所需积分
2 积分
使用VHDL开发的简易数字时钟软件 - 资源详细说明
使用VHDL开发的简易数字时钟软件,可以作为初学者熟悉定时器应用的实例程序。
使用VHDL开发的简易数字时钟软件 - 源码文件列表
本资源包含 100 个源码文件
支持在线预览,点击文件名即可查看
1
clock.cnf
查看源码
2
control3(11).cnf
查看源码
3
freq_div.mmf
查看源码
4
control.pof
查看源码
5
ram.hex
查看源码
6
u8208616.dls
查看源码
7
u7816442.dls
查看源码
8
clock5(3).cnf
查看源码
9
control3.fit
查看源码
10
u1783113.dls
查看源码
11
dou.ndb
查看源码
12
u1530392.dls
查看源码
13
control(8).cnf
查看源码
14
mux.mmf
查看源码
15
freq_ringl(1).cnf
查看源码
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