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VHDL/FPGA/Verilog
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基于verilog的fir滤波器设计
基于verilog的fir滤波器设计
VHDL/FPGA/Verilog
4 K
157 次下载
2013-11-26
资源详细信息
文件格式
RAR
文件大小
4 K
资源分类
VHDL/FPGA/Verilog
上传者
gxjun686
发布时间
2013-11-26 15:21
下载统计
157
次
所需积分
2 积分
基于verilog的fir滤波器设计 - 资源详细说明
基于verilog的fir滤波器设计,用的并行结构。在前面基础上加入四级流水(加法器,并行乘法器,乘法结果相加两级),通过验证。
基于verilog的fir滤波器设计 - 源码文件列表
本资源包含 3 个源码文件
支持在线预览,点击文件名即可查看
1
说明.txt
查看源码
2
t_fir.v
查看源码
3
fir_parall_v1.v
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