说明.txt

基于verilog的fir滤波器设计

基于verilog的fir滤波器设计，用的并行结构。在前面基础上加入四级流水（加法器，并行乘法器，乘法结果相加两级），通过验证。

fir_parall_v1.v  加入宏定义，以便修改和重用

t_fir.v  测试通过读取matlab中的数据,经verilog处理后将结果转换成dat文件，然后导入matlab进行对比

测试说明：
前仿真均通过测试，fir_parall.v的后仿真错误，fir_parall_v1.v后仿真正确

fir_parall.v	常规(非转置)FIR，利用系数对称性,有符号的signed
fir_parall_v1.v	在前面基础上加入四级流水（加法器，并行乘法器，乘法结果相加两级）


-->test
a=[-6,10,2,14];
b=[3,16,43,80,113,127,113,80,43,16,3];
conv(b,a)
= -18         -66         -92          24         432        1130        1938
2486        2546        2076        1348         664         230          42


后仿真器件库所在路径：altera/61/quartus/eda/sim_lib

-->test

a=[6,10,2,14];
b=[3,16,43,80,113,127,113,80,43,16,3];
conv(b,a)
=18         126         424         984        1788
2654        3294        3446        3062        2268
1384         664         230          42