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VHDL/FPGA/Verilog
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VHDL言语实现的24制时钟,可整点报时,还有闹钟等功能.
VHDL言语实现的24制时钟,可整点报时,还有闹钟等功能.
VHDL/FPGA/Verilog
355 K
52 次下载
2013-11-29
资源详细信息
文件格式
RAR
文件大小
355 K
资源分类
VHDL/FPGA/Verilog
上传者
zhaoyanguangaaa
发布时间
2013-11-29 10:43
下载统计
52
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2 积分
VHDL言语实现的24制时钟,可整点报时,还有闹钟等功能. - 资源详细说明
VHDL言语实现的24制时钟,可整点报时,还有闹钟等功能.
VHDL言语实现的24制时钟,可整点报时,还有闹钟等功能. - 源码文件列表
本资源包含 88 个源码文件
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1
topclock.vhd
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2
topclock.fit.smsg
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3
topclock.pin
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4
topclock.fit.summary
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5
topclock.qpf
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6
topclock.sim.rpt
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7
topclock.vhd.bak
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8
topclock.qsf
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9
topclock.flow.rpt
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10
topclock.sof
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11
topclock.pof
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12
topclock.tan.rpt
查看源码
13
topclock.map.summary
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14
topclock.map.rpt
查看源码
15
topclock.qws
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