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VHDL/FPGA/Verilog资源 文件大小：649 K

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文件格式
RAR
所属分类
VHDL/FPGA/Verilog
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能够实现小时（24进制）、分钟和秒钟（60进制）的计数功能 具有复位功能 功能扩展：具有整点报时提示、定时闹钟等功能

源码文件列表

📂 共 92 个源码文件 点击文件名可在线查看源代码

1 📄
timer.map.rpt
大小: 32.52 KB
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2 📄
timer.qsf
大小: 4.82 KB
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3 📄
timer.sim.rpt
大小: 61.12 KB
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4 📄
timer.tan.rpt
大小: 64 KB
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5 📄
dled.vhd.bak
大小: 7.15 KB
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6 📄
timer.done
大小: 26 B
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7 📄
timer.pof
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8 📄
timer.pin
大小: 64 KB
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9 📄
timer.fit.rpt
大小: 64 KB
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10 📄
timer.vhd
大小: 1.96 KB
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11 📄
timer.sof
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12 📄
timer.flow.rpt
大小: 5.31 KB
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13 📄
ftimer.vhd
大小: 939 B
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14 📄
timer.fit.smsg
大小: 513 B
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15 📄
dled.vhd
大小: 7.15 KB
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