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VHDL/FPGA/Verilog
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用硬件描述语言编程实现减法器,实现两个操作数的减法
用硬件描述语言编程实现减法器,实现两个操作数的减法
VHDL/FPGA/Verilog
25 K
196 次下载
2014-01-14
资源详细信息
文件格式
RAR
文件大小
25 K
资源分类
VHDL/FPGA/Verilog
上传者
wenyishizhu
发布时间
2014-01-14 13:53
下载统计
196
次
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2 积分
用硬件描述语言编程实现减法器,实现两个操作数的减法 - 资源详细说明
用硬件描述语言编程实现减法器,实现两个操作数的减法
用硬件描述语言编程实现减法器,实现两个操作数的减法 - 源码文件列表
本资源包含 24 个源码文件
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1
jianfaqi.map.summary
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2
fullsubstractor.vhd
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3
jianfaqi.fit.summary
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4
jianfaqi.qws
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5
jianfaqi.vhd
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6
jianfaqi.tan.rpt
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7
jianfaqi.vwf
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8
jianfaqi.tan.summary
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9
jianfaqi_assignment_defaults.qdf
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10
jianfaqi.asm.rpt
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11
jianfaqi.pin
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12
jianfaqi.qpf
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13
jianfaqi.fit.rpt
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14
jianfaqi.sim.rpt
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15
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