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用Verilog 实现的电子时钟

VHDL/FPGA/Verilog 12 K 168 次下载 2016-10-02

资源详细信息

文件格式

RAR

文件大小

12 K

资源分类

VHDL/FPGA/Verilog

上传者

发布时间

2016-10-02 00:02

下载统计

168 次

所需积分

2 积分

用Verilog 实现的电子时钟 - 资源详细说明

用Verilog 实现的电子时钟，给初学者一个模版，学习Verilog。

用Verilog 实现的电子时钟 - 源码文件列表

本资源包含 11 个源码文件支持在线预览，点击文件名即可查看

1

clock.qsf

2

fdiv.v

3

clock.qpf

4

display.v

5

delay.v

6

fdiv_ms.v

7

clk.v

8

clock.db_info

9

时钟文档.doc

10

key_press.v

11

clock.v

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