verilog实现电子时钟模块，输入60Hz时钟信号和复位，输出时分秒，共6位，每位7段输出用于驱动
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elc_clock.map.summary
437 B
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elc_clock.pof
128.2 KB
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elc_clock.tan.summary
1.4 KB
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elc_clock.qsf
2.6 KB
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49.7 KB
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8.6 KB
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1.2 KB
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8 KB
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910 B
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elc_clock.sof
72.3 KB
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elc_clock.sta.rpt
18.5 KB
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