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A Relatively Simple RISC CPU 设计源码并附详细的说明文档。可以ModelSim进行仿真

VHDL/FPGA/Verilog 220 K 141 次下载 2014-06-27

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文件格式

RAR

文件大小

220 K

资源分类

VHDL/FPGA/Verilog

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发布时间

2014-06-27 11:59

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141 次

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A Relatively Simple RISC CPU 设计源码并附详细的说明文档。可以ModelSim进行仿真 - 资源详细说明

A Relatively Simple RISC CPU 设计源码并附详细的说明文档。可以ModelSim进行仿真，并可以用synplify进行综合。

A Relatively Simple RISC CPU 设计源码并附详细的说明文档。可以ModelSim进行仿真 - 源码文件列表

本资源包含 16 个源码文件支持在线预览，点击文件名即可查看

1

datactl.v

2

clk_gen.v

3

counter.v

4

machinectl.v

5

cpu_top.v

6

adr.v

7

datactl.v

8

machine.v

9

rom.v

10

accum.v

11

alu.v

12

risc_cpu设计说明文档.doc

13

ram.v

14

register.v

15

addr_decode.v

查看完整源码列表 (共 16 个文件) →

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