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数字时钟显示模块,用VERILOG HDL 实现
数字时钟显示模块,用VERILOG HDL 实现
VHDL/FPGA/Verilog
12 K
87 次下载
2016-03-03
资源详细信息
文件格式
RAR
文件大小
12 K
资源分类
VHDL/FPGA/Verilog
上传者
Even_Moon
发布时间
2016-03-03 10:24
下载统计
87
次
所需积分
2 积分
数字时钟显示模块,用VERILOG HDL 实现 - 资源详细说明
数字时钟显示模块,用VERILOG HDL 实现
数字时钟显示模块,用VERILOG HDL 实现 - 源码文件列表
本资源包含 1 个源码文件
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1
数字时钟实验报告.doc
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