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systemverilog是新出现的一种高级硬件描述和验证语言

VHDL/FPGA/Verilog 1572 K 93 次下载 2015-12-14

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1572 K

资源分类

VHDL/FPGA/Verilog

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发布时间

2015-12-14 20:20

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systemverilog是新出现的一种高级硬件描述和验证语言 - 资源详细说明

systemverilog是新出现的一种高级硬件描述和验证语言，这里给出了一些书和文章还有使用vmm方法开发testbench的例子

systemverilog是新出现的一种高级硬件描述和验证语言 - 源码文件列表

本资源包含 12 个源码文件支持在线预览，点击文件名即可查看

1

cordic_par_seq.v

2

apb_assertions.v

3

fail.v

4

apb.v

5

cordic_par_seq_apb.v

6

c_model.c

7

c_model.v

8

cordic_par_seq_apb_test_master.v

9

cordic_par_seq_apb_testcase.v

10

cordic_par_seq_apb_modport_tf.v

11

cordic_par_seq_apb_test_master_rtl.v

12

defs.v

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