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Verilog HDL编写的串并转换。采用iout类型口。包含源文件和测试文件。用Modsim编译。

VHDL/FPGA/Verilog 2 K 123 次下载 2014-01-15

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文件格式

RAR

文件大小

2 K

资源分类

VHDL/FPGA/Verilog

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发布时间

2014-01-15 09:38

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Verilog HDL编写的串并转换。采用iout类型口。包含源文件和测试文件。用Modsim编译。 - 资源详细说明

Verilog HDL编写的串并转换。采用iout类型口。包含源文件和测试文件。用Modsim编译。

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