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VHDL/FPGA/Verilog
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設計VHDL24小時的時鐘
設計VHDL24小時的時鐘
VHDL/FPGA/Verilog
454 K
197 次下载
2013-12-23
资源详细信息
文件格式
RAR
文件大小
454 K
资源分类
VHDL/FPGA/Verilog
上传者
ahkid
发布时间
2013-12-23 08:36
下载统计
197
次
所需积分
2 积分
設計VHDL24小時的時鐘 - 资源详细说明
設計VHDL24小時的時鐘,去除了按鍵彈跳現象
設計VHDL24小時的時鐘 - 源码文件列表
本资源包含 92 个源码文件
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1
segment_scan_clock_24_ise5_bak.zip
查看源码
2
decoder.vhd
查看源码
3
segment_scan_clock_24.pad_txt
查看源码
4
segment_scan_clock_24.syr
查看源码
5
segment_scan_clock_24_last_par.ncd
查看源码
6
segment_scan_clock_24.ngm
查看源码
7
segment_scan_clock_24.bit
查看源码
8
count_00_23.vhd
查看源码
9
segment_scan_clock_24_map.ngm
查看源码
10
segment_scan_clock_24.pcf
查看源码
11
segment_scan_clock_24.sprj
查看源码
12
segment_scan_clock_24.ngr
查看源码
13
segment_scan_clock_24.ncd
查看源码
14
segment_scan_clock_24.ngc
查看源码
15
segment_scan_clock_24.lso
查看源码
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