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V 的代码
mult_if.v
module mult_if(a, b, c, d, sel0, sel1, sel2, sel3, z);
input a, b, c, d;
input sel0, sel1, sel2, sel3;
output z;
reg z;
always @(a or b or c or d or sel0 or sel1 or sel2 or sel3)
begin
latch.v
module latch (cond_1, data_in, data_out);
input cond_1;
input data_in;
output data_out;
reg data_out;
always @(cond_1 or data_in)
begin
if (cond_1)
data_out
latch.v
module latch (cond_1, data_in, data_out);
input cond_1;
input data_in;
output data_out;
reg data_out;
always @(cond_1 or data_in)
begin
if (cond_1)
data_out
mpi.v
// - - - - - - - - - - - - - - - - - - - - - - - - - - - -
// Verilog Design & Verification
// EDA Pioneer
// - - - - - - - - - - - - - - - - - - - - - - - - - - - -
`times
nortestbench.v
// - - - - - - - - - - - - - - - - - - - - - - - - - - - -
// Verilog HDL Design & Verification
// EDA Pioneer
// - - - - - - - - - - - - - - - - - - - - - - - - - - - -
`tim
stm.v
// - - - - - - - - - - - - - - - - - - - - - - - - - - - -
// Verilog Design & Verification
// EDA Pioneer
// - - - - - - - - - - - - - - - - - - - - - - - - - - - -
`timesca
spram.v
// megafunction wizard: %RAM: 1-PORT%
// GENERATION: STANDARD
// VERSION: WM1.0
// MODULE: altsyncram
// ============================================================
// File Name: SPRAM.v
//
counter.v
module counter ( clock,
reset,
data_bus_in,
cnt_out
);
input clock, reset;
input [7:0] data_bu
bibus.v
module bibus (clk, rst, sel, data_bus, addr);
input clk, rst, sel;
input [7:0] addr;
inout [7:0] data_bus;
wire [7:0] data_in, data_out;
assign data_in = data_bus;
assign data_bus = (sel
decode.v
module decode (clock, reset, data_bus_in, addr_bus, data_bus_out);
input clock, reset;
input [7:0] data_bus_in;
input [7:0] addr_bus;
output [7:0] data_bus_out;
reg [7:0] data_bu