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V 的代码
top.v
module top (rst, CS_, OE_, WR_, Addr, data_bus);
input rst;
input CS_, OE_, WR_;
input [7:0] Addr;
inout [7:0] data_bus;
wire [7:0] data_in;
wire [7:0] data_out;
wire my_
decode.v
// decode circuit, combination logic
module decode (CS_, WR_, Addr, my_wr, my_rd, CS_reg1, CS_reg2, CS_reg3);
input CS_, WR_;
input [7:0] Addr;
output my_wr, my_rd;
output
write_reg.v
// synchronous write by cpu clock, use my_wr as condition
module write_reg (clk, rst, data_in, my_wr, CS_reg1, CS_reg2, CS_reg3, reg1, reg2, reg3);
input clk, rst, my_wr, CS_reg1, CS_reg2,
read_reg.v
// synchronous write by cpu clock, use my_wr as condition
module read_reg (clk, rst, data_out, my_rd, CS_reg1, CS_reg2, CS_reg3, reg1, reg2, reg3);
input clk, rst, my_rd, CS_reg1, CS_reg2,
top.v
module top (clk_cpu, rst, CS_, OE_, WR_, Addr, data_bus);
input clk_cpu, rst;
input CS_, OE_, WR_;
input [7:0] Addr;
inout [7:0] data_bus;
wire [7:0] data_in;
wire [7:0] data_ou
decode.v
// decode circuit, combination logic
module decode (CS_, OE_, WR_, Addr, my_wr, my_rd, CS_reg1, CS_reg2, CS_reg3);
input CS_, OE_, WR_;
input [7:0] Addr;
output my_wr, my_rd;
mpi.v
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// Verilog Design & Verification
// EDA Pioneer
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`times
nortestbench.v
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// Verilog Design & Verification
// EDA Pioneer
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`timesca
testcase.v
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// Verilog Design & Verification
// EDA Pioneer
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`timesca
stm.v
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// Verilog Design & Verification
// EDA Pioneer
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`timesca