💻 Log Shifter Gate Level Design using Verilog(IC design Lab) and Lab Note - 源码文件列表

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源码文件总数： 25 个
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序号
文件名
文件大小
操作
1
📄 _primary.vhd
288 B
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2
📄 _primary.vhd
648 B
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3
📄 _info
1.85 KB
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4
📄 _primary.vhd
74 B
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5
📄 _primary.vhd
305 B
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6
📄 _primary.vhd
273 B
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7
📄 _primary.vhd
395 B
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8
📄 _primary.vhd
266 B
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9
📄 _primary.vhd
364 B
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10
📄 _primary.vhd
657 B
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11
📄 _primary.vhd
720 B
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12
📄 _info
1.42 KB
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13
📄 _primary.vhd
481 B
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14
📄 _primary.vhd
74 B
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15
📄 _primary.vhd
213 B
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16
📄 _primary.vhd
364 B
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17
📄 _primary.vhd
424 B
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18
📄 _primary.vhd
425 B
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19
📄 shifter.v
2.25 KB
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20
📄 lab01_ex1_ans.mpf
12.31 KB
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21
📄 mux16_stage1.v
6.63 KB
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22
📄 testbed.v
1.52 KB
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23
📄 mux16.v
6.35 KB
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24
📄 sign.v
1.57 KB
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25
📄 pattern.v
4.69 KB
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