💻 基于fpga和sopc的用VHDL语言编写的EDA含异步清0和同步时钟使能的加法计数器 - 源码文件列表

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源码文件总数： 20 个
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序号
文件名
文件大小
操作
1
📄 tri2.vhd
347 B
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2
📄 stp1.stp
14.06 KB
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3
📄 sim.cfg
2 B
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4
📄 cnt10b.vhd
1.09 KB
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5
📄 cnt10.fit.eqn
64 KB
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6
📄 cnt10.vwf
5.12 KB
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7
📄 cnt10.map.summary
326 B
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8
📄 flatsch.sxr
50 B
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9
📄 cnt10.cdf
312 B
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10
📄 cnt10.map.rpt
64 KB
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11
📄 cnt10.qws
744 B
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12
📄 cnt10.pin
29.92 KB
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13
📄 cnt10.done
26 B
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14
📄 cnt10.qsf
7.96 KB
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15
📄 cnt10.qpf
1.52 KB
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16
📄 cnt10.sof
0 B
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17
📄 cnt10.flow.rpt
3.97 KB
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18
📄 cnt10.vhd
1.09 KB
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19
📄 cnt10.asm.rpt
9.12 KB
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20
📄 cmp_state.ini
3 B
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