基于fpga和sopc的用VHDL语言编写的EDA含异步清0和同步时钟使能的加法计数器 - 免费下载

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所属分类

嵌入式/单片机编程

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2014-01-17 07:19

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基于fpga和sopc的用VHDL语言编写的EDA含异步清0和同步时钟使能的加法计数器

源码文件列表

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1 📄

tri2.vhd

大小: 347 B

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2 📄

stp1.stp

大小: 14.06 KB

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3 📄

sim.cfg

大小: 2 B

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4 📄

cnt10b.vhd

大小: 1.09 KB

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5 📄

cnt10.fit.eqn

大小: 64 KB

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6 📄

cnt10.vwf

大小: 5.12 KB

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7 📄

cnt10.map.summary

大小: 326 B

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8 📄

flatsch.sxr

大小: 50 B

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9 📄

cnt10.cdf

大小: 312 B

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10 📄

cnt10.map.rpt

大小: 64 KB

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11 📄

cnt10.qws

大小: 744 B

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12 📄

cnt10.pin

大小: 29.92 KB

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13 📄

cnt10.done

大小: 26 B

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14 📄

cnt10.qsf

大小: 7.96 KB

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15 📄

cnt10.qpf

大小: 1.52 KB

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