为了缩短加法电路运行时间,提高FPGA运行效率,利用选择进位算法和差额分组算法用硬件电路实现32位加法器,差额分组中的加法单元是利用一种改进的超前进位算法实现,选择进位算法可使不同的分组单元并行运算,利用低位的运算结果选择高位的进位为1或者进位为零的运算结果,节省了进位选择等待的时间,最后利用XILINX进行时序仿真,在FPGA上进行验证,可稳定运行在高达50兆的频率,理论分析与计算机仿真表明该算法切实可行、有效并且易于实现。
资源简介:为了缩短加法电路运行时间,提高FPGA运行效率,利用选择进位算法和差额分组算法用硬件电路实现32位加法器,差额分组中的加法单元是利用一种改进的超前进位算法实现,选择进位算法可使不同的分组单元并行运算,利用低位的运算结果选择高位的进位为1或者进位为...
上传时间: 2013-12-19
上传用户:jshailingzzh
资源简介:浮点运算器的核心运算部件是浮点加法器,它是实现浮点指令各种运算的基础,其设计优化对于提高浮点运算的速度和精度相当关键。文章从浮点加法器算法和电路实现的角度给出设计方法,通过VHDL语言在QuartusII中进行设计和验证,此加法器通过状态机控制运算,有...
上传时间: 2014-01-18
上传用户:xauthu
资源简介:本文主要讨论了使用EDA工具设计汉字滚动显示器的技术问题。文中首先描述了基于现场可编程门阵列(FPGA)的硬件电路;然后研究了在8×8LED发光二极管点阵上显示滚动汉字的原理,并给出了基于ALTERA的参数化模型库LPM描述其功能的VHDL语言程序设计;最后对使用E...
上传时间: 2016-06-07
上传用户:wmwai1314
资源简介:ALU加法器的设计,实现带进位的加法运算!
上传时间: 2014-07-20
上传用户:ruixue198909
资源简介:Ripple Adder: 16-bit 全加,半加及ripple adder的设计及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置进位加法器的设计方案及VHDL程序 Carry Select Adder:16 Bits 进位选择加法器的设计方案及VHDL程序
上传时间: 2015-05-13
上传用户:我们的船长
资源简介:超前进位加法器的设计
上传时间: 2013-10-19
上传用户:shen_dafa
资源简介:verilog编写的32位浮点加法器
上传时间: 2015-03-09
上传用户:372825274
资源简介:11,13,16位超前进位加法器的Verilog HDL源代码。
上传时间: 2013-12-27
上传用户:ouyangtongze
资源简介:这个是带先行进位的加法器的vhdl代码,比较复杂,仅仅供大家参考.
上传时间: 2014-01-03
上传用户:klin3139
资源简介:超前进位加法器的例子,包括源码和测试文件,压缩包,无密码.
上传时间: 2015-06-12
上传用户:希酱大魔王
资源简介:一个超前进位加法器的Verilog实现,内含测试文件,可以综合,非常有参考价值
上传时间: 2014-01-03
上传用户:stella2015
资源简介:Quartus2实现的四位进制并行加法器 用VHDL语言实现
上传时间: 2016-05-30
上传用户:yzhl1988
资源简介:二位BCD码加法器 加数与被加数都是2进制。输出和为10进制。 结果显示在LED上。
上传时间: 2013-12-23
上传用户:远远ssad
资源简介:8位加法器的原代码,主要内容下载看了就知道
上传时间: 2013-12-16
上传用户:思琦琦
资源简介:用一位全加器组成四位全加器. 所用语言是Verilog HDL. 主要用在加法器的设计中。
上传时间: 2015-05-01
上传用户:zukfu
资源简介:实现四位加法器的VHDL代码,里面含有全加器的代码
上传时间: 2013-12-22
上传用户:stvnash
资源简介:16位加法器的流水线计算,verilog代码,用于FPGA平台。
上传时间: 2013-12-18
上传用户:维子哥哥
资源简介:VHD设计实例8位加法器的设计分频电路数字秒表的设计
上传时间: 2014-08-09
上传用户:yyq123456789
资源简介:32位浮点乘法器的设计,讲的挺好的,供参考啊
上传时间: 2013-11-28
上传用户:manking0408
资源简介:8位加法器的实现,非流水线结构,很不错。我测试过,效率比较高
上传时间: 2016-04-24
上传用户:bcjtao
资源简介:本程序是利用两个4位二进制并行加法器通过级联方式构成一个8位加法器。
上传时间: 2014-11-28
上传用户:270189020
资源简介:8位加法器的实现,仿真通过,并且包括仿真文件,在quartusii7.1下调试通过
上传时间: 2016-06-30
上传用户:xuan‘nian
资源简介:1、 掌握VHDL的结构以及实例的编程; 2、 学会使用QuartusⅡ平台的开化; 3、 设计一个2位BCD码加法器。
上传时间: 2014-01-22
上传用户:anng
资源简介:用vhdl语言 来实现 四位并行加法器的功能 是本科生的必学内容
上传时间: 2016-10-26
上传用户:xg262122
资源简介:实现一位加法器的设计,假设输入参数为A,B,则输出为A,B的和
上传时间: 2017-01-01
上传用户:baiom
资源简介:1 8位加法器的设计 2 分频电路 3 数字秒表的设计
上传时间: 2014-01-02
上传用户:hn891122
资源简介:最高8位带符号的加法器的核心代码在masm上调试通过。
上传时间: 2017-02-21
上传用户:BOBOniu
资源简介:高达16位加法器的实现,工作环境在ISE,modesim,该例程较为详细!
上传时间: 2014-06-19
上传用户:小宝爱考拉
资源简介:位加法器的verilog程序与4×4 乘法器的verilog描述!!!
上传时间: 2013-12-21
上传用户:ruixue198909
资源简介:快速傅立叶变换的C源代码,可以移植到各种8位-32位的单片机上
上传时间: 2015-03-30
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