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2019-06-13 10:28:40SDRAM 控制器的Verilog代码
经过综合验证过的.无截压密码
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2019-06-13 10:28:11Verilog编写的简单异步串口
完全原创
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2019-06-12 14:03:07一个霹雳灯的Verilog源程序
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2019-06-12 14:02:54verilog编写的状态机检测00100序列.
实现 input:...011000010010000...
output:...000000000100100...
并且 用测试模块来验证状
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2019-06-12 14:02:39verilog源码
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2019-06-12 14:02:29非常多的verilog实例
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2019-06-12 14:02:04完整的用VERILOG语言开发的USB2.0 IP核源代码
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2019-06-12 14:01:38verilog ADPLL file with testbench.v
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2019-06-12 14:01:18８＊８的乘法器verilog源代码,经过编译仿真的
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2019-06-12 14:01:0447译码器器的verilog源代码,经过编译仿真的
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2019-06-12 14:00:43pc104接口的verilog代码
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2019-06-12 14:00:22一个电子中的verilog实验源代码。适合verilog初学者学习参考
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2019-06-12 13:59:28CORDIC算法的硬件实现 用的verilog语言
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2019-06-12 13:59:05一个可综合的串并转换接口verilog源代码
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2019-06-12 13:58:24一个模拟视频输入转VGA视频输出的Verilog程序
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2019-06-12 13:58:12一个用Verilog编写的编帧、解帧及码速匹配的程序
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2019-06-12 13:57:54verilog数字系统设计教程 所有例题的源程
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2019-06-12 13:57:24verilog 时钟程序实例在ise下编译通过spatan3的芯片
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2019-06-12 13:57:08FIR FILTER verilog code
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2019-06-12 13:56:32采用verilog设计
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2019-06-12 13:56:14此代码是用Verilog实现的以太网接口,在此基础上做修改,可以作为一般的以太网接口程序开发.
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2019-06-12 09:20:18此代码是用Verilog实现的以太网接口,在此基础上做修改,可以作为一般的以太网接口程序开发.
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2019-06-12 09:19:38使用Verilog语言编写的数字钟程序.有慢校时,快校时,闹钟等功能.
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2019-06-12 08:47:54此代码是用Verilog实现的以太网接口,在此基础上做修改,可以作为一般的以太网接口程序开发.
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2019-06-12 08:46:24使用Verilog语言编写的数字钟程序.有慢校时,快校时,闹钟等功能.
