zynq系列内容非常丰富的一本书第1章Zynq-7000 SoC设计导论第2章AMBA协议规范第3章Zynq-7000系统公共资源及特性第4章Zynq调试和测试子系统第5章Cortex-A9处理器及指令集第6章Cortex-A9片上存储器系统结构和功能第7章Zynq-7000 SoC的Vivado基本设计流程第8章ARM GPIO的原理和控制实现第9章Cortex-A9异常与中断原理及实现第10章Cortex-A9定时器原理及实现第11章Cortex-A9 DMA控制器原理及实现第12章Cortex-A9安全性扩展第13章Cortex-A9 NEON原理及实现第14章Cortex-A9外设模块结构及功能第15章Zynq-7000内的可编程逻辑资源第16章Zynq-7000内的互联结构第17章Zynq-7000 SoC内定制简单AXI-Lite IP第18章Zynq-7000 SoC内定制复杂AXI LITE IP第19章Zynq-7000 AXI HP数据传输原理及实现第20章Zynq-7000 ACP数据传输原理及实现第21章Zynq-7000软件和硬件协同调试原理及实现第22章Zynq-7000 SoC启动和配置原理及实现第23章Zynq-7000 SoC内XADC原理及实现第24章Linux开发环境的构建第25章构建Zynq-7000 SoC内Ubuntu硬件运行环境第26章构建Zynq-7000 SoC内Ubuntu软件运行环境第27章Linux环境下简单字符设备驱动程序的开发第28章Linux环境下包含中断机制驱动程序的开发第29章Linux环境下图像处理系统的构建
上传时间： 2022-06-10
上传用户：GGMD
时序路径时序路径由设计中instance之间的连接决定。在数字设计中，时序路径由一对时序元作sequential elements）形成，这对时序元件由一个或二个不同的时钟控制。普通时序路径在任何设计中最普通的时序路径有以下4种：1输入端口到内部时序单元路径2从时序单元到时序单元之间的内部路径3从内部时序单元到输出端口之间的路径4输入端口到输出端口之间的路径输入端口到内部时序单元之间路径在从输入端口到内部时序单元之间的路径上传输的数据：通过管脚时钟送出器件经过一个称为输入延时的延时到达器件端口（SDC定义）在到达由目标时钟destination clock）锁定的时序单元之前须通过器件内部逻从时序单元到时序单元的内部路径在从时序单元到时序单元的内部路径上传输的数据：由时序单元发送到器件内部，而此时序单元由源时钟（source clock）驱动，在到达由日标时钟驱动的时宁单元之前，须经过一些内部逻辑内部时序单元到外部端口路径在从内部时序单元到外部端口路径上的数据：，由时序单元发送到器件内部，而此时序单元由源时钟（source clock）驱动，在到达外部端口之前，须经过一些内部逻辑，在经过一段称为输出廷时的额外延时之后被端口时钟捕获（SDC definition）
标签： vivado
上传时间： 2022-06-15
上传用户：zhengtiantong
最新版本的LabVIEW 2019包括以下主要功能：简单的包构建，便于代码分发-Backward兼容的运行引擎，简化了现有二进制文件的使用-Native Python Node用于在LabVIEW中调用Python脚本-64位版本的LabVIEW FPGA模块- 支持Vivado 2017.2 FPGA编译工具-LabVIEW Cloud Toolkit for Azure- 与所有NI硬件兼容文件较大,存在百度网盘,下载文件中提供了链接和提取码。打开即可下载。
标签： labview
上传时间： 2022-07-09
上传用户：tqsun2008
最新版本的LabVIEW 2019包括以下主要功能：简单的包构建，便于代码分发-Backward兼容的运行引擎，简化了现有二进制文件的使用-Native Python Node用于在LabVIEW中调用Python脚本-64位版本的LabVIEW FPGA模块- 支持Vivado 2017.2 FPGA编译工具-LabVIEW Cloud Toolkit for Azure- 与所有NI硬件兼容文件较大,存在百度网盘,下载文件中提供了链接和提取码。打开即可下载。
标签： labview
上传时间： 2022-07-09
上传用户：d1997wayne
本文介绍 AX7021 开发板的多个以太网在 SDK 测试 lwIP Echo Server 功能，已经 petalinux 下的驱动配置、设备树配置，以及简单应用。如何使用 VIVADO 建立一个工程丌是本文重点，芯驿电子（ALINX）提供了已经做好的 vivado工程。
上传时间： 2022-07-10
上传用户：ooaaooxx
随着FPGA技术的发展，在FPGA上实现片上系统在技术上已经可能。基于FPGA片上系统开发已成为目前FPGA应用的一个热点。但是基于FPGA片上系统对使用者的知识要求比较高，使用流程比较复杂，参考资料不多。成为目前开发者应用的瓶颈。本书针对基于FPGA片上系统开发的核心，用户IP的开发，并结合XILINX的嵌入式开发工具EDK，详细讲解了怎么去开发和调试客户自己的用户硬件外设（用户IP），使得开发者可以很快地熟练使用EDK，进行自己的片上系统开发。书中内容主要针对嵌入式用户硬件外设的开发流程和调试方法，不涉及开发语言的细节。在使用本书前必须熟练掌握硬件描述语言。本书基于XILINX的嵌入式开发平台，讲解了嵌入式系统的基本概念：FPGA原理和MicroBlaze处理器和最新的多端口内存控制器（MPMC）。以基于3个不同总线和接口的试验，详细讲述了怎样开发用户自定义IP。本书前三章以基本概念介绍为主。后四章以试验为主，分别介绍了在XILINX嵌入式开发平台上常用接口上用户IP开发的实现：第4章是介绍了EDK工具的使用流程；第5章是PLB总线的用户IP的开发；第6章是FSL总线的用户IP的开发；第7章是多端口内存控制器（mpmc）中NPI接口的用户IP的开发。
上传时间： 2022-07-27
上传用户：lw125849842
01 001 Vivado下载与安装.flv 02 002 Notepad++安装与设置.flv 03 003 Modelsim安装配置与库编译.flv 04 004 Modelsim自动仿真环境搭建.flv 05 101 组合逻辑与时序逻辑.flv 06 102 分频计数器设计.flv 07 103 使能时钟设计.flv 08 104 基于Xilinx BUFGCE原语的门控时钟设计.flv 09 105 理解FPGA设计的并行性.flv 10 106 同步复位与异步复位.flv 11 107 脉冲边沿检测设计.flv 12 108 脉冲计数器.flv 13 109 模块化设计.flv 14 110 generate语法的使用.flv 15 111 频率计数器.flv 16 112 条件判断if与分支判断case语句的使用.flv 17 113 4位格雷码计数器.flv …………
上传时间： 2013-04-15
上传用户：eeworm
Xilinx EDK是一个囊括所有用于设计嵌入式编程系统的解决方案。这个预配置的套件包括了Platform Studio工具以及您用嵌入式IBM PowerPC? 硬件处理器核和/或Xilinx MicroBlaze?软处理器核进行Xilinx平台FPGA设计时所需的技术文档和IP.
上传时间： 2013-05-16
上传用户：eeworm
