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vivado约束指导手册

Vivado 时序约束 FPGA

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分享作者 zhengtiantong

发布日期 2022-06-16

资料详细技术说明

时序路径

时序路径由设计中instance之间的连接决定。在数字设计中，时序路径由一对时序元作sequential elements）形成，这对时序元件由一个或二个不同的时钟控制。

普通时序路径

在任何设计中最普通的时序路径有以下4种：

1输入端口到内部时序单元路径

2从时序单元到时序单元之间的内部路径3从内部时序单元到输出端口之间的路径

4输入端口到输出端口之间的路径输入端口到内部时序单元之间路径

在从输入端口到内部时序单元之间的路径上传输的数据：

通过管脚时钟送出器件

经过一个称为输入延时的延时到达器件端口（SDC定义）

在到达由目标时钟destination clock）锁定的时序单元之前须通过器件内部逻

从时序单元到时序单元的内部路径

在从时序单元到时序单元的内部路径上传输的数据：由时序单元发送到器件内部，而此时序单元由源时钟（source clock）驱动，在到达由日标时钟驱动的时宁单元之前，须经过一些内部逻辑内部时序单元到外部端口路径

在从内部时序单元到外部端口路径上的数据：

，由时序单元发送到器件内部，而此时序单元由源时钟（source clock）驱动，在到达外部端口之前，须经过一些内部逻辑

，在经过一段称为输出廷时的额外延时之后被端口时钟捕获（SDC definition）