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减1计数器一、设计要求用Verilog HDL语言设计一个计数器。要求计数器具有异步置位/复位功能

减1计数器一、设计要求用Verilog HDL语言设计一个计数器。要求计数器具有异步置位/复位功能，可以进行自增和自减计数，其计数周期为2^N（N为二进制位数）。二、设计原理输入/输出说明： d：异步置数数据输入； q：当前计数器数据输出； clock：时钟脉冲； count_en：计数器计数使能控制（1：计数/0：停止计数）； updown：计数器进行自加/自减运算控制（1：自加/0：自减）； load_d

标签： Verilog 计数器 HDL 减

上传时间： 2015-03-28

上传用户：zycidjl
Verilog HDL硬件描述语言的教程

Verilog HDL硬件描述语言的教程

标签： Verilog HDL 硬件描述语言教程

上传时间： 2015-04-04

上传用户：lnnn30
此设计采用Verilog HDL硬件语言设计,在掌宇开发板上实现. 将整个电路分为两个子模块

此设计采用Verilog HDL硬件语言设计,在掌宇开发板上实现. 将整个电路分为两个子模块，一个提供同步信号（H_SYNC和V_SYNC）及像素位置信息；另一个接收像素位置信息，并输出颜色信号。这样便于进行图形修改，同时也容易实现

标签： Verilog HDL 硬件语言设计开发板

上传时间： 2015-04-11

上传用户：myworkpost
用Verilog DHL语言编写的一个数字钟程序,除了基本计数,还具有校时,闹钟功能

用Verilog DHL语言编写的一个数字钟程序,除了基本计数,还具有校时,闹钟功能

标签： Verilog DHL 语言编写

上传时间： 2013-12-15

上传用户：维子哥哥
异步FIFO控制器的设计主要用于异步先进先出控制器的设计。所用语言Verilog HDL.

异步FIFO控制器的设计主要用于异步先进先出控制器的设计。所用语言Verilog HDL.

标签： Verilog FIFO HDL 控制器

上传时间： 2014-11-05

上传用户：bjgaofei
D触发器的设计主要用在时序电路中。所用语言为Verilog HDL.

D触发器的设计主要用在时序电路中。所用语言为Verilog HDL.

标签： Verilog HDL D触发器时序电路

上传时间： 2014-06-23

上传用户：ywqaxiwang
用一位全加器组成四位全加器. 所用语言是Verilog HDL. 主要用在加法器的设计中。

用一位全加器组成四位全加器. 所用语言是Verilog HDL. 主要用在加法器的设计中。

标签： Verilog HDL 全加器语言

上传时间： 2015-05-02

上传用户：zukfu
指令译码电路的设计。主要用在数字电路的设计中。所用语言为Verilog HDL.

指令译码电路的设计。主要用在数字电路的设计中。所用语言为Verilog HDL.

标签： Verilog HDL 指令译码电路

上传时间： 2015-05-02

上传用户：h886166
verilog hdl 快速入门,里面包含很多有用的硬件描述语言的程序

verilog hdl 快速入门,里面包含很多有用的硬件描述语言的程序

标签： verilog hdl 快速入门硬件描述语言

上传时间： 2014-01-03

上传用户：爱死爱死
以verilog HDL 语言编写的一首歌曲

以verilog HDL 语言编写的一首歌曲，可供初学者借鉴

标签： verilog HDL 语言编写

上传时间： 2013-12-26

上传用户：ma1301115706