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减1计数器 一、设计要求 用Verilog HDL语言设计一个计数器。 要求计数器具有异步置位/复位功能

  • 资源大小:110 K
  • 上传时间: 2015-03-27
  • 上传用户:sun67512945
  • 资源积分:2 下载积分
  • 标      签: Verilog 计数器 HDL

资 源 简 介

减1计数器 一、设计要求 用Verilog HDL语言设计一个计数器。 要求计数器具有异步置位/复位功能,可以进行自增和自减计数,其计数周期为2^N(N为二进制位数)。 二、设计原理 输入/输出说明: d:异步置数数据输入; q:当前计数器数据输出; clock:时钟脉冲; count_en:计数器计数使能控制(1:计数/0:停止计数); updown:计数器进行自加/自减运算控制(1:自加/0:自减); load_d

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