此设计采用Verilog HDL硬件语言设计,在掌宇开发板上实现. 将整个电路分为两个子模块 - 免费下载

VHDL/FPGA/Verilog资源文件大小：897 K

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文件格式

RAR

所属分类

VHDL/FPGA/Verilog

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上传时间

2015-04-11 20:52

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资源简介

此设计采用Verilog HDL硬件语言设计,在掌宇开发板上实现. 将整个电路分为两个子模块，一个提供同步信号（H_SYNC和V_SYNC）及像素位置信息；另一个接收像素位置信息，并输出颜色信号。这样便于进行图形修改，同时也容易实现

源码文件列表

📂 共 380 个源码文件点击文件名可在线查看源代码

1 📄

top2(14).cnf

2 📄

top2.ndb

3 📄

clkscan3_top(5).cnf

4 📄

clkscan3_top(13).cnf

5 📄

clkscan3_top.ttf

大小: 58.29 KB

6 📄

top2.gdf

7 📄

time1.sym

8 📄

clkscan3_top(12).cnf

9 📄

top2.hex

大小: 33.21 KB

10 📄

time2.acf

大小: 15.46 KB

11 📄

top2(9).cnf

12 📄

scan.pin

大小: 5.11 KB

13 📄

clkscan3_top_bad.acf

大小: 15.88 KB

14 📄

scan.cnf

15 📄

u0555328.dls

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