v-hdl

周立功Verilog HDL黄金参考指南

周立功Verilog HDL黄金参考指南，学习VerriLog的东西。

标签： Verilog HDL

上传时间： 2014-01-17

上传用户：qiao8960
个人所得税计算器 v个人所得税计算器

个人所得税计算器 v个人所得税计算器

标签： 计算器

上传时间： 2014-01-23

上传用户：bibirnovis
想必编写HDL的同志们用的着

想必编写HDL的同志们用的着，规范的代码更合理。

标签： HDL 编写

上传时间： 2014-01-11

上传用户：asdkin
TMS3205402Verilog HDL源码

TMS3205402Verilog HDL源码

标签： 3205402 Verilog TMS HDL

上传时间： 2013-12-14

上传用户：妄想演绎师
这是我用verilog hdl语言写的浮点乘法器,用的是基4的booth算法,对于部分积使用了5-2压缩和3-2压缩,欢迎大家指点,也欢迎大家把它改成流水线以提高速度.

这是我用verilog hdl语言写的浮点乘法器,用的是基4的booth算法,对于部分积使用了5-2压缩和3-2压缩,欢迎大家指点,也欢迎大家把它改成流水线以提高速度.

标签： verilog booth hdl 家

上传时间： 2013-11-29

上传用户：jjj0202
DDS调试心得,VERIOLG 各HDL和VHDL语言的DDS调试方法

DDS调试心得,VERIOLG 各HDL和VHDL语言的DDS调试方法

标签： DDS VERIOLG VHDL HDL

上传时间： 2014-12-01

上传用户：BIBI
用verillog HDL 写的数字频率计.在实验箱上测试通过

用verillog HDL 写的数字频率计.在实验箱上测试通过

标签： verillog HDL 数字频率计实验箱

上传时间： 2013-12-28

上传用户：chenbhdt
我们的课程设计,三层电梯控制器模拟程序.用verilog HDL语言编写

我们的课程设计,三层电梯控制器模拟程序.用verilog HDL语言编写

标签： verilog HDL 三层电梯控制器

上传时间： 2016-10-31

上传用户：xuanchangri
这是用Verilog HDL写的可调占空比分频控制器

这是用Verilog HDL写的可调占空比分频控制器，可以挂在Avalon总线上使用

标签： Verilog HDL 分频控制器

上传时间： 2016-11-01

上传用户：ddddddos
Top module name : SHIFTER (File name : SHIFTER.v) 2. Input pins: SHIFT [3:0], IN [15:0], SIGN, RIGH

Top module name : SHIFTER (File name : SHIFTER.v) 2. Input pins: SHIFT [3:0], IN [15:0], SIGN, RIGHT. 3. Output pins: OUT [15:0]. 4. Input signals generated from test pattern are latched in one cycle and are synchronized at clock rising edge. 5. The SHIFT signal describes the shift number. The shift range is 0 to 15. 6. When the signal RIGHT is high, it shifts input data to right. On the other hand, it shifts input data to left. 7. When the signal SIGN is high, the input data is a signed number and it shifts with sign extension. However, the input data is an unsigned number if the signal SIGN is low. 8. You can only use following gates in Table I and need to include the delay information (Tplh, Tphl) in your design.

标签： SHIFTER name module Input

上传时间： 2013-12-13

上传用户：himbly