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锁相环(PLL: Phase-locked loops)是一种利用反馈控制原理实现的频率及相位的同步技术，其作用是将电路输出的时钟与其外部的参考时钟保持同步。当参考时钟的频率或相位发生改变时，锁相环会检测到这种变化，并且通过其内部的反馈系统来调节输出频率，直到两者重新同步，这种同…
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实现锁相环的功能，即输出与输入信号同频率同相位的信号
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一种PLL全数字锁相算法的C程序,内容比较全,可以通过VC++等编译环境进行模拟仿真测试.
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DDS（直接数字频率合成）技术是一门在频率合成领域的新兴技术，具有响应时间短，精度高等优点。而PLL（Phase Locked Loop）锁相环技术虽然工作速度慢，但稳定可靠。VXI 总线具有
压缩工程
PLL(Phase Locked Loop)： 为锁相回路或锁相环，用来统一整合时钟信号，使高频器件正常工作，如内存的存取资料等。PLL用于振荡器中的反馈技术。 许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步。一般的晶振由于工艺与成本原因，…
技术文档
使用输入时钟脉宽的调整，完成pll时钟输出的微调
压缩工程
《PLL性能、仿真和设计》,很好的PLL和VCO学习书籍 ，值得看一看