遥控直流立扇FSA-TM888FLZ控制说明
上传时间： 2021-11-11
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产品型号：VK2C21A/B/C/D 产品品牌：永嘉微电/VINKA 封装形式：SOP28/24/20/16 产品年份：新年份 联系人：陈先生 联系手机：188& 2466& 2436 （加V） 企鹅号：361& 888& 5898 E-mail：crh_chip@163.com 原厂直销，工程服务，技术支持，价格最具优势！ VK2C21A/B/C/D概述： VK2C21是一个点阵式存储映射的LCD驱动器，可支持最大80点（20SEGx4COM）或者最大128点（16SEGx8COM）的LCD屏。单片机可通过I2C接口配置显示参数和读写显示数据，也可通过指令进入省电模式。其高抗干扰，低功耗的特性适用于水电气表以及工控仪表类产品。 特点： ★ 工作电压 2.4-5.5V ★ 内置32 kHz RC振荡器 ★ 偏置电压（BIAS）可配置为1/3、1/4 ★ COM周期（DUTY）可配置为1/4、1/8 ★ 内置显示RAM为20x4位、16x8位 ★ 帧频可配置为80Hz、160Hz ★ 省电模式（通过关显示和关振荡器进入）��� ★ I2C通信接口 ★ 显示模式20x4、16x8 ★ 3种显示整体闪烁频率 ★ 软件配置LCD显示参数 ★ 读写显示数据地址自动加1 ★ VLCD脚提供LCD驱动电压源（<VDD） ★ 内置16级LCD驱动电压调整电路 ★ 内置上电复位电路(POR) ★ 低功耗、高抗干扰 ★ 此篇产品叙述为功能简介，如需要完整产品PDF资料可以联系陈先生索取！
标签： VK2 2C VK VK2C LCD C21 C22 C23 C24 21
上传时间： 2021-12-02
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产品型号：VK2C23A/B 产品品牌：永嘉微电/VINKA 封装形式：LQFP64/48 产品年份：新年份 联系人：陈先生 联系手机：188& 2466& 2436 （加V） 企鹅号：361& 888& 5898 E-mail：crh_chip@163.com 原厂直销，工程服务，技术支持，价格最具优势！ VK2C23A/B概述： VK2C23A/B是一个点阵式存储映射的LCD驱动器，可支持最大224点（56SEGx4COM）或者最大416点（52SEGx8COM）的LCD屏。单片机可通过I2C接口配置显示参数和读写显示数据，也可通过指令进入省电模式。其高抗干扰，低功耗的特性适用于水电气表以及工控仪表类产品。 特点： ★ 工作电压 2.4-5.5V ★ 内置32 kHz RC振荡器 ★ 偏置电压（BIAS）可配置为1/3、1/4 ★ COM周期（DUTY）可配置为1/4、1/8 ★ 内置显示RAM为56x4位、52x8位 ★ 帧频可配置为80Hz、160Hz ★ 省电模式（通过关显示和关振荡器进入）��� ★ I2C通信接口 ★ 显示模式56x4、52x8 ★ 3种显示整体闪烁频率 ★ 软件配置LCD显示参数 ★ 读写显示数据地址自动加1 ★ VLCD脚提供LCD驱动电压源（<5.5V） ★ 内置16级LCD驱动电压调整电路 ★ 内置上电复位电路(POR) ★ 低功耗、高抗干扰 ★ 此篇产品叙述为功能简介，如需要完整产品PDF资料可以联系陈先生索取！
标签： LCD C23 VK2 2C 23 VK 抗干扰 液晶显示 驱动芯片 选型
上传时间： 2021-12-03
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FPGA读取OV5640摄像头数据并通过VGA或LCD屏显示输出的Verilog逻辑源码Quartus工程文件+文档说明，FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。module top( input clk, input rst_n, output cmos_scl, //cmos i2c clock inout cmos_sda, //cmos i2c data input cmos_vsync, //cmos vsync input cmos_href, //cmos hsync refrence,data valid input cmos_pclk, //cmos pxiel clock output cmos_xclk, //cmos externl clock input [7:0] cmos_db, //cmos data output cmos_rst_n, //cmos reset output cmos_pwdn, //cmos power down output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b, //vga blue output sdram_clk, //sdram clock output sdram_cke, //sdram clock enable output sdram_cs_n, //sdram chip select output sdram_we_n, //sdram write enable output sdram_cas_n, //sdram column address strobe output sdram_ras_n, //sdram row address strobe output[1:0] sdram_dqm, //sdram data enable output[1:0] sdram_ba, //sdram bank address output[12:0] sdram_addr, //sdram address inout[15:0] sdram_dq //sdram data);
上传时间： 2021-12-18
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基于FPGA设计的字符VGA LCD显示实验Verilog逻辑源码Quartus工程文件+文档说明,通过字符转换工具将字符转换为 8 进制 mif 文件存放到单端口的 ROM IP 核中，再从ROM 中把转换后的数据读取出来显示到 VGA 上，FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。module top( input clk, input rst_n, //vga output output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b //vga blue );wire video_clk;wire video_hs;wire video_vs;wire video_de;wire[7:0] video_r;wire[7:0] video_g;wire[7:0] video_b;wire osd_hs;wire osd_vs;wire osd_de;wire[7:0] osd_r;wire[7:0] osd_g;wire[7:0] osd_b;assign vga_out_hs = osd_hs;assign vga_out_vs = osd_vs;assign vga_out_r = osd_r[7:3]; //discard low bit dataassign vga_out_g = osd_g[7:2]; //discard low bit dataassign vga_out_b = osd_b[7:3]; //discard low bit data//generate video pixel clockvideo_pll video_pll_m0( .inclk0 (clk ), .c0 (video_clk ));color_bar color_bar_m0( .clk (video_clk ), .rst (~rst_n ), .hs (video_hs ), .vs (video_vs ), .de (video_de ), .rgb_r (video_r ), .rgb_g (video_g ), .rgb_b (video_b ));osd_display osd_display_m0( .rst_n (rst_n ), .pclk (video_clk ), .i_hs (video_hs ), .i_vs (video_vs ), .i_de (video_de ), .i_data ({video_r,video_g,video_b} ), .o_hs (osd_hs ), .o_vs (osd_vs ), .o_de (osd_de ), .o_data ({osd_r,osd_g,osd_b} ));endmodule
上传时间： 2021-12-18
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基于FPGA设计的vga显示测试实验Verilog逻辑源码Quartus工程文件+文档说明，FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。module top( input clk, input rst_n, //vga output output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b //vga blue );wire video_clk;wire video_hs;wire video_vs;wire video_de;wire[7:0] video_r;wire[7:0] video_g;wire[7:0] video_b;assign vga_out_hs = video_hs;assign vga_out_vs = video_vs;assign vga_out_r = video_r[7:3]; //discard low bit dataassign vga_out_g = video_g[7:2]; //discard low bit dataassign vga_out_b = video_b[7:3]; //discard low bit data//generate video pixel clockvideo_pll video_pll_m0( .inclk0(clk), .c0(video_clk));color_bar color_bar_m0( .clk(video_clk), .rst(~rst_n), .hs(video_hs), .vs(video_vs), .de(video_de), .rgb_r(video_r), .rgb_g(video_g), .rgb_b(video_b));endmodule
标签： fpga vga显示 verilog quartus
上传时间： 2021-12-19
上传用户：kingwide
FPGA Verilog HDL设计温度传感器ds18b20温度读取并通过lcd1620和8位LED数码管显示的QUARTUS II 12.0工程文件，包括完整的设计文件.V源码，可以做为你的学习及设计参考。module ds18b20lcd1602display ( Clk, Rst, DQ, //18B20数据端口 Txd, //串口发送端口 LCD_Data, //lcd LCD_RS, LCD_RW, LCD_En, SMData, //数码管段码 SMCom //数码管位码 );input Rst,Clk;output Txd,LCD_RS,LCD_En,LCD_RW;inout DQ;output[7:0] LCD_Data;output[7:0] SMData;output[3:0] SMCom;wire DataReady;//测温完成信号wire [15:0] MeasureResult;//DS18B20测温结果reg [15:0] Temperature;//产生LCD的位码和段码LCD1602Display Gen_LCD(.resetin(Rst),.clkin(Clk),.Data16bIn(Temperature),.lcd_data(LCD_Data),.lcd_rs(LCD_RS),.lcd_rw(LCD_RW),.lcd_e(LCD_En)/*,.SMCom(SMCom)*/);//DS18B20测温和发送 DS18B20 TmpMeasureAndTx(.Rst(Rst),.Clk(Clk),.DQ(DQ),.Txd(Txd),.FinishFlag(DataReady),.Data16b(MeasureResult));//产生数码管的位码和段码SMDisplay Gen_SM(.Rst(Rst),.
标签： fpga verilog hdl 温度传感器 ds18b20 lcd1620 数码显示
上传时间： 2022-01-30
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spi 通信的master部分使用的verilog语言实现，可以做为你的设计参考。module spi_master(rstb,clk,mlb,start,tdat,cdiv,din, ss,sck,dout,done,rdata); input rstb,clk,mlb,start; input [7:0] tdat; //transmit data input [1:0] cdiv; //clock divider input din; output reg ss; output reg sck; output reg dout; output reg done; output reg [7:0] rdata; //received dataparameter idle=2'b00; parameter send=2'b10; parameter finish=2'b11; reg [1:0] cur,nxt; reg [7:0] treg,rreg; reg [3:0] nbit; reg [4:0] mid,cnt; reg shift,clr;
上传时间： 2022-02-03
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verilog实现I2C通信的slave模块源码状态机设位计可做I2C接口的仿真模型//`timescale 1ns/1psmodule I2C_slv (input [6:0] slv_id,input RESET,input scl_i, //I2C clkinput sda_i, //I2C data ininput [7:0] I2C_RDDATA,////////////////////////output reg sda_o, //I2C data outoutput reg reg_w, //reg write enable pulse (1T of scl_i)output reg [7:0] I2C_ADDR,output reg [7:0] I2C_DATA); parameter ST_ADDR = 4'd0; parameter ST_ACK = 4'd1; parameter ST_WDATA1 = 4'd2; parameter ST_WACK1 = 4'd3; parameter ST_WDATA2 = 4'd4; parameter ST_WACK2 = 4'd5; parameter ST_WDATA3 = 4'd6; parameter ST_WACK3 = 4'd7; parameter ST_RDATA1 = 4'd8; parameter ST_RACK1 = 4'd9; parameter ST_IDLE = 4'd15;//---------------------------------------------------------------------------// Signal Declaration//--------------------------------------------------------------------------- reg i2c_start_n, i2c_stop_n; //wire RESET_scl; wire i2c_stp_n, i2c_RESET; reg [3:0] i2c_cs, i2c_ns; reg [3:0] cnt_bit; reg [7:0] d_vec; reg i2c_rd, i2c_ack; reg [7:0] I2C_RDDATA_latch;
上传时间： 2022-02-03
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标签： esp8266
上传时间： 2022-06-05
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