异步FIFO控制器的设计 主要用于异步先进先出控制器的设计。 所用语言Verilog HDL.
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active-HDL技术资料
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D触发器的设计 主要用在时序电路中。 所用语言为Verilog HDL.
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用一位全加器组成四位全加器. 所用语言是Verilog HDL. 主要用在加法器的设计中。
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指令译码电路的设计。 主要用在数字电路的设计中。 所用语言为Verilog HDL.
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PS2游戏硬盘直灌（HDL）的Windows下VC的源代码
PS2游戏硬盘直灌（HDL）的Windows下VC的源代码，根据HDUMP修改的（改正了几处错误）。命令行方式执行，具体使用说明可在命令行中看到。HDP.exe是执行程序。...
11,13,16位超前进位加法器的Verilog HDL源代码。
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verilog hdl 快速入门,里面包含很多有用的硬件描述语言的程序
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以verilog HDL 语言编写的一首歌曲
以verilog HDL 语言编写的一首歌曲，可供初学者借鉴...
HDL 编码风格与编码指导,介绍了详细的vhdl和verilog hdl语言的编程风格
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用verlog HDL写的电子日历,可以显示年,月,日和时间,具有闹铃的功能
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