Wishbone总线最先是由Silicore公司提出，己被移交给OpenCores组织维护，它通过在IP核之间建立一个通用接口完成互连。可以用于在软核、固核以及硬核之间进行互联。
// -*- Mode: Verilog -*- // Filename : wb_master.v // Description : Wishbone Master Behavorial //...
wishbone总线的VHDL源代码 wishbone适用于与FPGA中IP核的高速通信，其接口简单，速度快 成为ip通信的主流...
这是一个连通OPB和Wishbone Bus的Bridge, 能够让OPB与开源的Wishbone Bus连接通信， 从而使用基于Wishbone的许多开源IP Core...
---- ---- ---- WISHBONE Wishbone_BFM IP Core ---- ---- ---- ---- This file is part of the Wishbon...
2005年全国单片机与嵌入式系统学术交流会论文，本文首先介绍了常用的WISHBONE片上总线，分析其特性和使用范围；接着对 WISHBONE总线的共享总线链接方式进行重点分析并做了实现；最后，是对WI...
SoC-Wishbone System IP核的VHDL语言源代码，需要的开发环境是QUARTUS II 6.0。...