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SoC-Wishbone System IP核的VHDL语言源代码

VHDL/FPGA/Verilog 90 K 97 次下载 2014-01-13

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90 K

资源分类

VHDL/FPGA/Verilog

上传者

jessica12332145

发布时间

2014-01-13 14:25

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2 积分

SoC-Wishbone System IP核的VHDL语言源代码 - 资源详细说明

SoC-Wishbone System IP核的VHDL语言源代码，需要的开发环境是QUARTUS II 6.0。

SoC-Wishbone System IP核的VHDL语言源代码 - 源码文件列表

本资源包含 30 个源码文件支持在线预览，点击文件名即可查看

1

clkunit.vhd

2

wb_acia.vhd

3

comp_acia.do

4

rxunit.vhd

5

txunit.vhd

6

miniuart.vhd

7

miniuart.vhd

8

clkunit.vhd

9

rxunit.vhd

10

txunit.vhd

11

wb_sci.vhd

12

uart_def.vhd

13

ioport.vhd

14

wb_ioport.vhd

15

comp_io.do

查看完整源码列表 (共 30 个文件) →

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#SoC #Wishbone总线 #VHDL #IP核

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