Viterbi+coding
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Verilog源代码关于viterbi设计
(n, k, N)卷积码的状态数为2k (N−1) ，对每一时刻要 做2k (N−1) 次“加－比－存”操作，每一操作包括2k 次加法和2k −1 次比较，同时要保留2k (N−1) 条幸存路径。由此可见，Viter...
2016-08-08
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卷积码的Viterbi 译码算法
探讨了CDMA 数字移动通信中的差错控制问题, 研究用约束度K = 9 的卷积编码 和最大似然V iterbi 译码的差错控制方案. 在V iterbi 译码算法中, 提出了原位运算度量、保 存路径转移过程和循环存取幸存路径等方法, ...
2024-04-16
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RF decoder coding for decode 2262 RF encode
RF decoder coding for decode 2262 RF encode
2015-11-09
79
Coding Styles for if Statements and case Statements
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2014-01-23
135
verilog hdl coding DDR sdram control for fpga
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2013-12-17
29
Comments on the MISRA coding guidelines for C
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2013-11-28
184
Reed Solomon channel FEC coding algorithm source code
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2013-12-23
175