verilog HDL 接口试验源代码
verilog HDL 接口试验源代码，比较实用。...
Verilog-RISC技术资料
📦 资源总数：3283
💻 源代码：22620
📚 Verilog-RISC全部资料 (3283个)
verilog HDL综合实验源代码
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用Verilog HDL写的数字时钟,已经在开发板上验证过的,绝对原创,使用数码管进行显示!
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多个verilog语言的例子
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现代逻辑设计 Verilog 语言
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用Verilog语言实现了一个8bit的超前进位加法器
用Verilog语言实现了一个8bit的超前进位加法器，其中包括测试文件。...
SPI串口的内核实现 分verilog和HDLC实现
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一个用verilog语言编写的用来模拟交通信号灯的程序
一个用verilog语言编写的用来模拟交通信号灯的程序，包含测试文件...
占用资源少的verilog HDL uart接口；采用固定波特率115200
占用资源少的verilog HDL uart接口；采用固定波特率115200，可以修改程序中的分频来修改波特率，模式为1个启始位，8位数据位，1个停止位；带1字节缓存；当缓存空时输出空信号...