FPGA音乐试验，语言：verilog HDL
标签： FPGA
上传时间： 2013-12-26
上传用户：liansi
FIFO先进先出队列，一种缓存、或一种管道、设备、接口（Verilog HDL程序,内附说明）
标签： FIFO 队列
上传时间： 2014-01-22
上传用户：pompey
几个常用的接口实验的程序代码，用Verilog HDL语言编写的，包括七段数码管、拨码开关、蜂鸣器、矩阵键盘、串口、I2C、跑马灯等。
标签： 接口 实验 代码 程序
上传时间： 2014-12-21
上传用户：lz4v4
这是CAN总线控制器的IP核，源码是由Verilog HDL编写的。其硬件结构与SJA1000类似，满足CAN2.0B协议。
标签： CAN 总线控制器 IP核
上传时间： 2014-01-05
上传用户：sxdtlqqjl
华为内部的FPGA设计培训教程，详细阐述了设计流程图、Verilog HDL设计、逻辑仿真、逻辑综合。对大家的学习一定有帮助的。
标签： FPGA 华为 培训教程
上传时间： 2017-06-01
上传用户：ls530720646
此实验例程适用于Actel Flash架构的ProASIC3/E系列FPGA，适合于FPGA及Verilog HDL的初学者，配套EasyFPGA030开发套件。
标签： ProASIC Actel Flash FPGA
上传用户：hgy9473
60秒秒表设计，可暂停和分段计数等，所有功能是利用verilog HDL来描述，最后下载到CPLD/FPGA才能运行。
标签： 秒表设计
上传时间： 2017-06-08
上传用户：1159797854
本例是关于卷积码的一个简单算法，用verilog HDL语言编写，整个文档包括了产生卷积的整个工程。
标签： 卷积码 算法
上传时间： 2017-06-27
上传用户：ecooo
FIFO 源程序，verilog HDL实现，自己验证过，没问题
标签： FIFO 源程序
上传时间： 2013-12-19
上传用户：aig85
设计带进位算术逻辑运算单元，根据74LS181功能表，用Verilog HDL硬件描述语言编程实现ALU181的算术逻辑运算功能，编辑实验原理图，在算术逻辑单元原理图上，将其扩展为带进位的算术逻辑运算单元，对其进行编译，并设计波形对其进行仿真验证，最后下载验证
标签： 进位 算术逻辑运算
上传时间： 2013-12-17
上传用户：498732662
