第一讲：Quartus II 安装及工程建立。 第二讲：Verilog HDL语言的运用及仿真。 第三讲：原理图方式编程及IP核调用。 第四讲：程序下载。
标签： FPGA
上传时间： 2016-11-07
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在掌握常用数字电路功能和原理的基础上，根据EDA技术课程所学知识，利用硬件描述语言Verilog HDL、EDA软件Quartus II和硬件平台Cyclone/Cyclone II FPGA进行电路系统的设计。本次实验我完成的内容是简单计算器的设计
上传时间： 2016-12-04
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基于FPGA的交通灯的设计 有Verilog HDL 源码，仅供参考
标签： FPGA
上传时间： 2017-04-12
上传用户：yytuyhu
基于FPGA的交通灯的设计 有Verilog HDL代码
上传时间： 2017-04-12
上传用户：yytuyhu
自己设计的CPU Verilog HDL语言实现的 基于MIPS架构
标签： CPU
上传时间： 2017-05-22
上传用户：Fan_Luo
FPGA实现CAN控制器，Verilog HDL编写代码
上传时间： 2018-12-19
上传用户：鱼塘好多鱼
The Verilog Hardware Description Language (HDL) is defined in this standard. Verilog HDL is a formal notation intended for use in all phases of the creation of electronic systems. Because it is both machine readable and human readable,it supports the development,verification, synthesis,and testing of hardware designs; the communication of hardware design data; and the maintenance,modification,and procurement of hardware. The primary audiences for this standard are the implementors of tools supporting the language and advanced users of the language.
上传时间： 2021-11-09
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附件为Verilog HDL 工程/模块 详细设计报告文档模板，注意文档仅为框架，没有具体事例。
标签： 逻辑设计
上传时间： 2022-01-07
上传用户：kent
Xilinx公司 FPGA开发实用教程 -800页第1章 FPGA开发简介 更多.. 本章主要介绍FPGA的起源、发展历史、芯片结构、工作原理、开发流程以及Xilinx公司的主要可编程芯片，为读 者提供FPGA系统设计的基础知识。 第1节 可编程逻辑器件基础 第3节 基于FPGA的开发流程 第2节 FPGA芯片结构 第4节 Xilinx公司器件简介 第2章 Verilog HDL语言基础 更多.. 本章主要介绍Verilog语言的基本语法和典型的应用实例，关于VHDL和System C的使用可参考相关文献，限于篇 幅，本书不对它们展开分析。 第1节 Verilog HDL语言简介 第3节 VerilogHDL语言的数据类型... 第5节 Verilog代码书写规范 第6节 Verilog常用程序示例2 第2节 Verilog HDL基本程序结构 第4节 Verilog HDL语言的描述
标签： fpga
上传时间： 2022-03-25
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FPGA那些事儿--TimeQuest静态时序分析REV7.0，FPGA开发必备技术资料--262页。前言这是笔者用两年构思准备一年之久的笔记，其实这也是笔者的另一种挑战。写《工具篇I》不像写《Verilog HDL 那些事儿》系列的笔记一样，只要针对原理和HDL 内容作出解释即可，虽然《Verilog HDL 那些事儿》夹杂着许多笔者对Verilog 的独特见解，不过这些内容都可以透过想象力来弥补。然而《工具篇I》需要一定的基础才能书写。两年前，编辑《时序篇》之际，笔者忽然对TimeQuest 产生兴趣，可是笔者当时却就连时序是什么也不懂，更不明白时序有理想和物理之分，为此笔者先着手理想时序的研究。一年后，虽然已掌握解理想时序，但是笔者始终觉得理想时序和TimeQuest 之间缺少什么，这种感觉就像磁极不会没有原因就相互吸引着？于是漫长的思考就开始了... 在不知不觉中就写出《整合篇》。HDL 描述的模块是软模型，modelsim 仿真的软模型是理想时序。换之，软模型经过综合器总综合以后就会成为硬模型，也是俗称的网表。而TimeQuest 分析的对象就是硬模型的物理时序。理想时序与物理时序虽然与物理时序有显明的区别，但它们却有黏糊的关系，就像南极和北极的磁性一样相互作用着。编辑《工具篇I》的过程不也是一番风顺，其中也有搁浅或者灵感耗尽的情况。《工具篇I》给笔者最具挑战的地方就是如何将抽象的概念，将其简化并且用语言和图形表达出来。读者们可要知道《工具篇I》使用许多不曾出现在常规书的用词与概念... 但是，不曾出现并不代表它们不复存在，反之如何定义与实例化它们让笔者兴奋到夜夜失眠。《工具篇 I》的书写方式依然继承笔者往常的笔记风格，内容排版方面虽然给人次序不一的感觉，不过笔者认为这种次序对学习有最大的帮助。编辑《工具篇I》辛苦归辛苦，但是笔者却很热衷，心情好比小时候研究新玩具一般，一边好奇一边疑惑，一边学习一边记录。完成它让笔者有莫民的愉快感，想必那是笔者久久不失的童心吧！？
标签： FPGA TimeQues 静态时序分析 Verilog HDL
上传时间： 2022-05-02
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