Verilog+VHDL
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基于VHDL（verilog）语言的UART的设计与实现。全面模仿AVR的UART功能
基于VHDL（verilog）语言的UART的设计与实现。全面模仿AVR的UART功能，与AVR直接实现接口调试。资料全面完整。
2017-09-20
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Verilog Overview n Basic Structure of a Verilog Model n Components of a Verilog Module – Ports – Data Types – Assig...
2017-02-18
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VHDL-vga_core(vhdl).rar FPGA上实现 VGA的IP（VHDL）
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2015-12-07
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