伪随机序列产生器－代进位反馈移位寄存器，verilog hdl 原代码。
标签： 伪随机序列 产生器 进位 反馈移位寄存器
上传时间： 2014-09-05
上传用户：xymbian
伪随机序列产生器－filtered 代进位反馈移位寄存器，verilog hdl 原代码。
标签： filtered 伪随机序列 产生器 进位
上传时间： 2016-12-04
上传用户：爱死爱死
8位加法树乘法器,实现两个8位二进制数相乘，采用verilog hdl
标签： 8位 加法 乘法器 二进制数
上传时间： 2016-12-19
上传用户：lhc9102
8位乘8位的流水线乘法器，采用Verilog hdl编写
标签： 8位 流水线 乘法器
上传时间： 2014-01-26
上传用户：kristycreasy
先入先出缓冲存储器，采用verilog hdl
标签： 缓冲存储器
上传用户：llandlu
直接频率合成器，采用verilog hdl
标签： 频率合成器
上传时间： 2013-12-11
上传用户：qweqweqwe
模数变换器，采用verilog hdl编写
标签： 模数变换器
上传时间： 2013-12-20
上传用户：bruce
十六位的除法器，采用verilog hdl
标签： 十六位 除法器
上传时间： 2013-11-27
上传用户：kr770906
曼彻斯特编码实现，verilog HDL 做的，我也是从网上下的
标签： 曼彻斯特编码
上传时间： 2013-12-25
上传用户：稀世之宝039
文通过ALTERA公司的quartus II软件，用Verilog HDL语言完成多功能数字钟的设计。主要完成的功能为：计时功能，24小时制计时显示；通过七段数码管动态显示时间；校时设置功能，可分别设置时、分、秒；跑表的启动、停止 、保持显示和清除。
标签： quartus ALTERA 软件
上传时间： 2013-12-09
上传用户：皇族传媒
