VHDL是由美国国防部为描述电子电路所开发的一种语言，其全称为(Very High Speed Integrated Circuit) Hardware Description Language。 与另外一门硬件描述语言Verilog HDL相比，VHDL更善于描述高层的一些设计，包括系统级（算法、数据通路、控制）和行为级（寄存器传输级），而且VHDL具有设计重用、大型设计能力、可读性强、易于编译等优点逐渐受到硬件设计者的青睐。但是，VHDL是一门语法相当严格的语言，易学性差，特别是对于刚开始接触VHDL的设计者而言，经常会因某些小细节处理不当导致综合无法通过。为此本文就其中一些比较典型的问题展开探讨，希望对初学者有所帮助，提高学习进度。
上传时间： 2017-02-18
上传用户：nanshan
FPGA音乐试验，语言：verilog HDL
标签： FPGA
上传时间： 2013-12-26
上传用户：liansi
FIFO先进先出队列，一种缓存、或一种管道、设备、接口（Verilog HDL程序,内附说明）
上传时间： 2014-01-22
上传用户：pompey
这是CAN总线控制器的IP核，源码是由Verilog HDL编写的。其硬件结构与SJA1000类似，满足CAN2.0B协议。
上传时间： 2014-01-05
上传用户：sxdtlqqjl
华为内部的FPGA设计培训教程，详细阐述了设计流程图、Verilog HDL设计、逻辑仿真、逻辑综合。对大家的学习一定有帮助的。
上传时间： 2017-06-01
上传用户：ls530720646
60秒秒表设计，可暂停和分段计数等，所有功能是利用verilog HDL来描述，最后下载到CPLD/FPGA才能运行。
标签： 秒表设计
上传时间： 2017-06-08
上传用户：1159797854
本例是关于卷积码的一个简单算法，用verilog HDL语言编写，整个文档包括了产生卷积的整个工程。
上传时间： 2017-06-27
上传用户：ecooo
FIFO 源程序，verilog HDL实现，自己验证过，没问题
上传时间： 2013-12-19
上传用户：aig85
i2c总线模拟，verilog hdl编写的总线模拟控制程序
上传时间： 2014-01-10
上传用户：yuanyuan123
对vga接口做了详细的介绍，并且有一 ·三段式Verilog的IDE程序，但只有DMA ·电子密码锁，基于fpga实现，密码正 ·IIR、FIR、FFT各模块程序设计例程， ·基于逻辑工具的以太网开发，基于逻 ·自己写的一个测温元件（ds18b20）的 ·光纤通信中的SDH数据帧解析及提取的 ·VHDL Programming by Example（McGr ·这是CAN总线控制器的IP核，源码是由 ·FPGA设计的SDRAM控制器，有仿真代码 ·xilinx fpga 下的IDE控制器原代码, ·用verilog写的，基于查表法实现的LO ·精通verilog HDL语言编
上传时间： 2014-12-04
上传用户：colinal
