Verilog+Code全部资料 - 虫虫开发者社区

基于赛灵思fpga的ofdm通信系统基带处理的源代码，包含收发部分！

2022-06-22 2 Verilog+Code

viterbi译码算法是一种卷积码的解码算法。优点不说了。缺点就是随着约束长度的增加算法的复杂度增加很快。约束长度N为7时要比较的路径就有64条，为8时路径变为128条。 (2

2022-12-28 4 Verilog+Code

基于FPGA 的异步FIFO设计，存储器宽度和深度可任意更改，含有时钟同步模块和格雷码计数

2023-03-04 1 Verilog+Code

摘要：验证平台建模的困难在于如何减少设计与验证之间的时序竞争风险，实现验证平台的复用和验证过程中的自动监测。SystemVerilog突破了验证平台建模的传统局限，能够极大地提高芯片测试的效率，并降低设计风险。介绍了Sys-temVeril...

2023-09-03 4 Verilog+Code

低频数字相位测量仪，Verilog源代码。经过实测可用，信号频率20Hz-20KHz，步进20Hz 幅值0-5V，步进40mV

2023-09-05 6 Verilog+Code

2023-09-13 3 Verilog+Code

Verilog：用串口控制的LCD液晶显示,首先用串口调试精灵发送16进制代码“0038000F01”初始化LCD

2025-06-01 10 Verilog+Code

三个可综合可仿真的SPI的verilog代码，只需要重新约束一下引脚就可以直接使用！

2026-01-02 3 Verilog+Code

在数字电路设计中，常用Handshake将多比特数据在不同时钟域之间传输，多比特数据传输必须考虑亚稳态和数据比特之间的同步。本模块实现了多比特数据在两个时钟域之间的稳定可靠传输，并带有传输完成信号。数据位宽可配置。

2026-03-05 3 Verilog+Code

01 001 Vivado下载与安装.flv 02 002 Notepad++安装与设置.flv 03 003 Modelsim安装配置与库编译.flv 04 004 Modelsim自动仿真环境搭建.flv 05 101 组合逻辑与时序逻...

2021-08-25 Verilog+Code

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