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基于System Verilog的验证平台建模技术

资 源 简 介

摘要：验证平台建模的困难在于如何减少设计与验证之间的时序竞争风险，实现验证平台的复用和验证过程中的自动监测。SystemVerilog突破了验证平台建模的传统局限，能够极大地提高芯片测试的效率，并降低设计风险。介绍了Sys-

temVerilog在进行同步FIFO验证平台建模时所采用的面向对象思想、多线程、接口、邮箱、时钟块等新技术以及建立验证平台的一般原则和技巧，实现了分层设计和验证过程中的自动监测。

关键词：SystemVerilog；面向对象；多线程；接口；邮箱；时钟块

随着硅片工艺技术的不断进步，系统芯片（Systenr om Chip，So）已经完全跨入百万门级]。目前，芯片的直接流片成本高达百万美金以上，验证工程正面临着前所未有的挑战。

据统计，对系统芯片进行验证已经占到设计研发工作总量的70%左右21。另一方面，验证技术发展一直比较缓慢，并且出现相对停滞的现象，这就是所谓的“验证危机”1。为了解决这一困境，工业界推出了Sys temVerilog设计验证语言。

SystemVerilog 语言不是新的硬件描述语言，它是对已存在的Verilog语言的丰富和扩展1。作为下一代的设计验证语言，它结合了现代的设计和验证环境，通过结合Verilog语言、VHDL语言、C*+语言，以及验证平台语言和断言语言的最佳特性，将硬件描述语言（HDL）与现代的高级验证语言（HVL）结合在一起，为高度复杂的芯片设计提供了强大的设计和验证保证[]。


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