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自动增益控制Verilog编程,本程序开发环境为xilinx ISE7.1
verilog实现电子时钟模块,输入60Hz时钟信号和复位,输出时分秒,共6位,每位7段输出用于驱动
verilog HDL实现先进先出栈,不含测试文件
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verilog实现的异步UART代码,包括发送模块、接收模块,波特率可配置,另附PC机的c代码
EPM1270和ram62256的verilog接口程序,用QuartusII编译
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