Verilog+Code

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 (n, k, N)卷积码的状态数为2k (N−1) ,对每一时刻要 做2k (N−1) 次“加-比-存”操作,每一操作包括2k 次加法和2k −1 次比较,同时要保留2k (N−1) 条幸存路径。由此可见,Viter...

2016-08-08 2 Verilog+Code

该文档为嵌入式之Verilog电路设计讲解文档,是一份很不错的参考资料,可以下载来看看,,,,,,,,,,,,,,,,,,,,,,,

2022-10-08 3 Verilog+Code