VHDL语言编写的中断模块,是个一般性的设计,可以很容易修改到你自己的设计中去.
VHDL语言编写的中断模块,是个一般性的设计,可以很容易修改到你自己的设计中去....
VHDL模块技术资料
📦 资源总数：14723
💻 源代码：28387
🔌 电路图：2
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uart的vhdl实现代码 分模块设计和状态机设计 不错的
uart的vhdl实现代码 分模块设计和状态机设计 不错的，用它没错...
数字均衡器是通讯信道抗码间干扰的重要环节,这是一个用vhdl写的代码以及用SYNPLIFY8.0综合的RTL电路图 它包含三个模块FILTER,ERR_DECISION,ADJUST 希望对大家有用.
数字均衡器是通讯信道抗码间干扰的重要环节,这是一个用vhdl写的代码以及用SYNPLIFY8.0综合的RTL电路图 它包含三个模块FILTER,ERR_DECISION,ADJUST 希望对大家有用....
用VHDL语言写的时钟程序。采用模块化编程。可在EPM7128芯片上下载。编译环境可用Maxplus或Quartus。
用VHDL语言写的时钟程序。采用模块化编程。可在EPM7128芯片上下载。编译环境可用Maxplus或Quartus。...
四位全家器的VHDL语言模块
四位全家器的VHDL语言模块，已经在ISE8.1上经过测试通过...
该代码为配合7号信令模块MK50H27的cpld(xilinx 95144)的逻辑代码,其中包括了VHDL及原理图.
该代码为配合7号信令模块MK50H27的cpld(xilinx 95144)的逻辑代码,其中包括了VHDL及原理图....
一个很好的VHDL实现的功能模块程序,希望你可以用的上!
一个很好的VHDL实现的功能模块程序,希望你可以用的上!...
利用VHDL语言编写的一个crc功能模块
利用VHDL语言编写的一个crc功能模块，可下载到FPGA实现功能...
用VHDL硬件描述语言开发的miniUART接口IP Core,用户可以将其嵌入到自己的FPGA模块中。
用VHDL硬件描述语言开发的miniUART接口IP Core,用户可以将其嵌入到自己的FPGA模块中。...
这是一个用VHDL编的一个计数时钟的设计,程序各个模块都有,希望和大家多多交流
这是一个用VHDL编的一个计数时钟的设计,程序各个模块都有,希望和大家多多交流...