VERILOG hdl

verilog浮点乘发器

verilog浮点乘发器，特定数据结构，指数底为10

标签： verilog 浮点

上传时间： 2014-01-26

上传用户：dengzb84
verilog写的回波抵消程序

verilog写的回波抵消程序，相当于写了个回波抵消的芯片，不是dsp，可编译后下载于FPGA,绝对原创，写了很长时间。

标签： verilog 回波抵消程序

上传时间： 2014-01-09

上传用户：LouieWu
RS编码的源代码使用Verilog在Xinloinx平台

RS编码的源代码使用Verilog在Xinloinx平台

标签： Xinloinx Verilog RS编码源代码

上传时间： 2013-12-17

上传用户：zgu489
VHDL与Verilog的比较

VHDL与Verilog的比较

标签： Verilog VHDL 比较

上传时间： 2015-02-12

上传用户：hopy
verilog fifo

verilog fifo

标签： verilog fifo

上传时间： 2015-02-16

上传用户：xaijhqx
Synthesizable Verilo---syntax and semantics一本很好的关于verilog可综合设计的参考书

Synthesizable Verilo---syntax and semantics一本很好的关于verilog可综合设计的参考书

标签： Synthesizable semantics verilog Verilo

上传时间： 2015-02-16

上传用户：叶山豪
一本全面的verilog参考书

一本全面的verilog参考书

标签： verilog

上传时间： 2013-12-11

上传用户：CSUSheep
SystemC to Verilog 转换源程序。

SystemC to Verilog 转换源程序。

标签： SystemC Verilog to 转换

上传时间： 2015-02-19

上传用户：erkuizhang
用verilog写的跑表程序

用verilog写的跑表程序

标签： verilog 跑表程序

上传时间： 2014-01-18

上传用户：lx9076
hdl优化设计十大戒律-转载

hdl优化设计十大戒律-转载

标签： hdl 优化设计

上传时间： 2014-05-29

上传用户：ve3344