这篇文章讨论了不同HDL代码的编写方式，对综合结果的影响。阅读本文对深入了解综合工具和提高HDL的编写水平有不少帮助，原文时针对Synopsys的综合软件论述的，但对所有综合软件，都有普遍的借鉴意义
标签： Synthesis Coding Styles Guide
上传时间： 2014-01-11
上传用户：亚亚娟娟123
针对Virtex-6 给出了HDL设计指南，其中，赛灵思为每个设计元素给出了四个设计方案元素，并给出了Xilinx认为是最适合你的解决方案。这4个方案包括：实例，推理，CORE Generator或者其他Wizards，宏支持.
标签： Virtex HDL 设计指南
上传时间： 2015-01-02
上传用户：pinksun9
DES 加密算法的VHDL和VERILOG 源程序及其TESTBENCH。
标签： TESTBENCH VERILOG VHDL DES
上传时间： 2015-01-04
上传用户：songyue1991
本文为verilog的源代码
标签： verilog 源代码
上传时间： 2015-01-08
上传用户：
Verilog编码与综合中的非阻塞性赋值
标签： Verilog 编码 非阻塞性赋值
上传时间： 2013-12-23
上传用户：杜莹12345
8位RISC CPU的VERILOG编程 SOURCECODE
标签： SOURCECODE VERILOG RISC CPU
上传时间： 2015-01-09
上传用户：Andy123456
Verilog DHL教程
标签： Verilog DHL 教程
上传用户：784533221
sdram的verilog的源码实现
标签： verilog sdram 源码
上传用户：huangld
PCI接口的Verilog源代码
标签： Verilog PCI 接口 源代码
上传时间： 2013-12-28
上传用户：l254587896
有关VERILOG的比较精辟的介绍，不容错过！
标签： VERILOG 比较
上传时间： 2014-09-02
上传用户：王楚楚
