VERILOG hdl

VERILOG hdl程序

VERILOG hdl程序，对硬件开发有兴趣或需要的朋友赶快down下来

标签： Verilog HDL 程序

上传时间： 2014-12-09

上传用户：com1com2
Lattice公司的A VERILOG hdl Test Bench Primer应用手册

Lattice公司的A VERILOG hdl Test Bench Primer应用手册

标签： Lattice Verilog Primer Bench

上传时间： 2015-04-25

上传用户：宋桃子
硬件uart源程序VERILOG hdl

硬件uart源程序VERILOG hdl，即相关文档

标签： verilog uart HDL 硬件

上传时间： 2015-04-25

上传用户：pompey
VERILOG hdl 程序双路脉冲发生器的代码包含了键盘控制

VERILOG hdl 程序双路脉冲发生器的代码包含了键盘控制，LED显示，脉冲发生，脉冲频率测量模块是我自己写得，希望能对你有帮助，有问题可以mail：shaojunwu1@163.com

标签： Verilog HDL 程序代码

上传时间： 2015-04-26

上传用户：wpt
用cpld实现曼彻斯特编码用VERILOG hdl进行曼彻斯特编码

用cpld实现曼彻斯特编码用VERILOG hdl进行曼彻斯特编码，用于通信中

标签： verilog cpld HDL 曼彻斯特编码

上传时间： 2015-05-02

上传用户：chenbhdt
异步FIFO控制器的设计主要用于异步先进先出控制器的设计。所用语言VERILOG hdl.

异步FIFO控制器的设计主要用于异步先进先出控制器的设计。所用语言VERILOG hdl.

标签： Verilog FIFO HDL 控制器

上传时间： 2014-11-05

上传用户：bjgaofei
D触发器的设计主要用在时序电路中。所用语言为VERILOG hdl.

D触发器的设计主要用在时序电路中。所用语言为VERILOG hdl.

标签： Verilog HDL D触发器时序电路

上传时间： 2014-06-23

上传用户：ywqaxiwang
用一位全加器组成四位全加器. 所用语言是VERILOG hdl. 主要用在加法器的设计中。

用一位全加器组成四位全加器. 所用语言是VERILOG hdl. 主要用在加法器的设计中。

标签： Verilog HDL 全加器语言

上传时间： 2015-05-02

上传用户：zukfu
指令译码电路的设计。主要用在数字电路的设计中。所用语言为VERILOG hdl.

指令译码电路的设计。主要用在数字电路的设计中。所用语言为VERILOG hdl.

标签： Verilog HDL 指令译码电路

上传时间： 2015-05-02

上传用户：h886166
11,13,16位超前进位加法器的VERILOG hdl源代码。

11,13,16位超前进位加法器的VERILOG hdl源代码。

标签： Verilog HDL 11 13

上传时间： 2013-12-28

上传用户：ouyangtongze

VERILOG hdl

VERILOG hdl程序

Lattice公司的A VERILOG hdl Test Bench Primer应用手册

硬件uart源程序VERILOG hdl

VERILOG hdl 程序双路脉冲发生器的代码包含了键盘控制

用cpld实现曼彻斯特编码用VERILOG hdl进行曼彻斯特编码

异步FIFO控制器的设计主要用于异步先进先出控制器的设计。所用语言VERILOG hdl.

D触发器的设计主要用在时序电路中。所用语言为VERILOG hdl.

用一位全加器组成四位全加器. 所用语言是VERILOG hdl. 主要用在加法器的设计中。

指令译码电路的设计。主要用在数字电路的设计中。所用语言为VERILOG hdl.

11,13,16位超前进位加法器的VERILOG hdl源代码。